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MT18HVF12872 Schematic ( PDF Datasheet ) - Micron

Teilenummer MT18HVF12872
Beschreibung 1GB DDR2 VLP Registered DIMM
Hersteller Micron
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Gesamt 15 Seiten
MT18HVF12872 Datasheet, Funktion
1GB (x72, ECC, SR) 240-Pin DDR2 VLP RDIMM
Features
DDR2 VLP Registered DIMM (RDIMM)
MT18HVF12872(P) – 1GB
For the latest data sheet and for component data sheets, refer to Micron's Web site: www.micron.com/products/ddr2
Features
• Supports 95°C with double refresh
• Fits with the ATCA form factor
• 240-pin, registered dual in-line memory module
• Fast data transfer rates: PC2-3200, PC2-4200, or PC2-5300
• Supports ECC error detection and correction
• VDD = VDDQ = +1.8V
• VDDSPD = +1.7V to +3.6V
• JEDEC-standard 1.8V I/O (SSTL_18-compatible)
• Differential data strobe (DQS, DQS#) option
• 4-bit prefetch architecture
• DLL to align DQ and DQS transitions with CK
• Single rank
• Multiple internal device banks for concurrent
operation
• Programmable CAS# latency (CL)
• Posted CAS# additive latency (AL)
• WRITE latency = READ latency - 1 tCK
• Programmable burst lengths: 4 or 8
• Adjustable data-output drive strength
• 64ms, 8,192-cycle refresh
• On-die termination (ODT)
• Serial presence-detect (SPD) with EEPROM
• Gold edge contacts
Table 1: Addressing
Refresh count
Row address
Device bank address
Device page size per bank
Device configuration
Column address
Module rank address
Figure 1:
240-Pin VLP DIMM (MO-237)
Functionally equivelent to R/C “U” and “V”
Height: 17.9mm (0.705in)
Options
Marking
• Parity
• Package
240-pin DIMM (lead-free)
• Frequency/CAS latency1
3.0ns @ CL = 5 (DDR2-667)2
3.75ns @ CL = 4 (DDR2-533)
5.0ns @ CL = 3 (DDR2-400)
• PCB height
17.9mm (1.18in)
P
Y
-667
-53E
-40E
Notes: 1. CL = CAS (READ) latency; registered mode
will add one clock cycle to CL.
2. Contact Micron for product availability.
1GB
8K
16K (A0–A13)
4 (BA0, BA1)
1KB
512Mb (128 Meg x 4)
2K (A0–A9, A11)
1 (S0#)
Table 2: Key Timing Parameters
Speed Grade
-667
-53E
-40E
Industry Nomenclature
PC2-5300
PC2-4200
PC2-3200
Data Rate (MT/s)
CL = 5
667
CL = 4
533
533
400
CL = 3
400
400
tRCD
(ns)
15
15
15
tRP
(ns)
15
15
15
tRC
(ns)
55
55
55
PDF: 09005aef82255aba/Source: 09005aef82255a83
HVF18C64_128_256x72G.fm - Rev. B 5/06 EN
1 Micron Technology, Inc., reserves the right to change products or specifications without notice.
©2003 Micron Technology, Inc. All rights reserved.
Products and specifications discussed herein are subject to change by Micron without notice.






MT18HVF12872 Datasheet, Funktion
Functional Block Diagram
Figure 3: Functional Block Diagram
U16
VSS
RS0#
DQS0
DQS0#
DQ0
DQ1
DQ2
DQ3
DQS1
DQS1#
DQ8
DQ9
DQ10
DQ11
DQS2
DQS2#
DQ16
DQ17
DQ18
DQ19
DQS3
DQS3#
DQ24
DQ25
DQ26
DQ27
DQS4
DQS4#
DQ32
DQ33
DQ34
DQ35
DQS5
DQS5#
DQ40
DQ41
DQ42
DQ43
DQS6
DQS6#
DQ48
DQ49
DQ50
DQ51
DQS7
DQS7#
DQ56
DQ57
DQ58
DQ59
DQS8
DQS8#
CB0
CB1
CB2
CB3
DM CS# DQS DQS#
DQ
DQ U1
DQ
DQ
DM CS# DQS DQS#
DQ
DQ U2
DQ
DQ
DM CS# DQS DQS#
DQ
DQ U3
DQ
DQ
DM CS# DQS DQS#
DQ
DQ U4
DQ
DQ
DM CS# DQS DQS#
DQ
DQ U8
DQ
DQ
DM CS# DQS DQS#
DQ
DQ U9
DQ
DQ
DM CS# DQS DQS#
DQ
DQ U10
DQ
DQ
DM CS# DQS DQS#
DQ
DQ U11
DQ
DQ
DM CS# DQS DQS#
DQ
DQ U5
DQ
DQ
S0#
BA0–BA1
A0–A12
RAS#
CAS#
WE#
CKE0
ODT0
PAR_IN
R
E
RS0#: DDR2 SDRAMs
RBA0RBA1: DDR2 SDRAMs
VDDSPD
G
RA0-RA12: DDR2 SDRAMs
RRAS#: DDR2 SDRAMs
VDD
I
S
RCAS#: DDR2 SDRAMs
RWE#: DDR2 SDRAMs
VDDQ
T RCKE0: DDR2 SDRAMs
E RODT0: DDR2 SDRAMs
VREF
R ERR_OUT
VSS
RESET#
CK#
CK
Unless otherwise noted, resister values a 22Ω per industry standard
PDF: 09005aef82255aba/Source: 09005aef82255a83
HVF18C64_128_256x72G.fm - Rev. B 5/06 EN
1GB (x72, ECC, SR) 240-Pin DDR2 VLP RDIMM
Functional Block Diagram
DQS9
DQS9#
DQ4
DQ5
DQ6
DQ7
DQS10
DQS10#
DQ12
DQ13
DQ14
DQ15
DQS11
DQS11#
DQ20
DQ21
DQ22
DQ23
DQS12
DQS12#
DQ28
DQ29
DQ30
DQ31
DQS13
DQS13#
DQ36
DQ37
DQ38
DQ39
DQS14
DQS14#
DQ44
DQ45
DQ46
DQ47
DQS15
DQS15#
DQ52
DQ53
DQ54
DQ55
DQS16
DQS16#
DQ60
DQ61
DQ62
DQ63
DQS17
DQS17#
CB4
CB5
CB6
CB7
DM CS# DQS DQS#
DQ
DQ U21
DQ
DQ
DM CS# DQS DQS#
DQ
DQ U20
DQ
DQ
DM CS# DQS DQS#
DQ
DQ U19
DQ
DQ
DM CS# DQS DQS#
DQ
DQ U18
DQ
DQ
DM CS# DQS DQS#
DQ
DQ U15
DQ
DQ
DM CS# DQS DQS#
DQ
DQ U14
DQ
DQ
DM CS# DQS DQS#
DQ
DQ U13
DQ
DQ
DM CS# DQS DQS#
DQ
DQ U12
DQ
DQ
DM CS# DQS DQS#
DQ
DQ U17
DQ
DQ
Serial PD
DDR2 SDRAMS
DDR2 SDRAMS
DDR2 SDRAMS
DDR2 SDRAMS
CK0
CK0#
120
RESET#
U6
PLL
U7
SCL Serial PD SDA
WP A0 A1 A2
SA0 SA1 SA2
DDR2 SDRAM x 2
DDR2 SDRAM x 2
DDR2 SDRAM x 2
DDR2 SDRAM x 2
DDR2 SDRAM x 2
DDR2 SDRAM x 2
DDR2 SDRAM x 2
DDR2 SDRAM x 2
DDR2 SDRAM x 2
REGISTER x 2
6 Micron Technology, Inc., reserves the right to change products or specifications without notice.
©2003 Micron Technology, Inc. All rights reserved.

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MT18HVF12872 pdf, datenblatt
1GB (x72, ECC, SR) 240-Pin DDR2 VLP RDIMM
Serial Presence-Detect
Serial Presence-Detect
Table 12: Serial Presence-Detect EEPROM DC Operating Conditions
All voltages referenced to VSS; VDDSPD = +1.7V to +3.6V
Parameter/Condition
Supply voltage
Input high voltage: Logic 1; All inputs
Input low voltage: Logic 0; All inputs
Output low voltage: IOUT = 3mA
Input leakage current: VIN = GND to VDD
Output leakage current: VOUT = GND to VDD
Standby current
Power supply current, READ: SCL clock frequency = 100 KHz
Power supply current, WRITE: SCL clock frequency = 100 KHz
Symbol
VDDSPD
VIH
VIL
VOL
ILI
ILO
ISB
ICCR
ICCW
Min
1.7
VDDSPD × 0.7
–0.6
0.10
0.05
1.6
0.4
2
Max
3.6
VDDSPD + 0.5
VDDSPD × 0.3
0.4
3
3
4
1
3
Units
V
V
V
V
µA
µA
µA
mA
mA
Table 13: Serial Presence-Detect EEPROM AC Operating Conditions
All voltages referenced to VSS; VDDSPD = +1.7V to +3.6V
Parameter/Condition
SCL LOW to SDA data-out valid
Time the bus must be free before a new transition can start
Data-out hold time
SDA and SCL fall time
Data-in hold time
Start condition hold time
Clock HIGH period
Noise suppression time constant at SCL, SDA inputs
Clock LOW period
SDA and SCL rise time
SCL clock frequency
Data-in setup time
Start condition setup time
Stop condition setup time
WRITE cycle time
Symbol
tAA
tBUF
tDH
tF
tHD:DAT
tHD:STA
tHIGH
tI
tLOW
tR
fSCL
tSU:DAT
tSU:STA
tSU:STO
tWRC
Min
0.2
1.3
200
0
0.6
0.6
1.3
100
0.6
0.6
Max
0.9
300
50
0.3
400
10
Units
µs
µs
ns
ns
µs
µs
µs
ns
µs
µs
KHz
ns
µs
µs
ms
Notes
1
2
2
3
4
Notes:
1. To avoid spurious START and STOP conditions, a minimum delay is placed between SCL = 1
and the falling or rising edge of SDA.
2. This parameter is sampled.
3. For a reSTART condition, or following a WRITE cycle.
4. The SPD EEPROM WRITE cycle time (tWRC) is the time from a valid stop condition of a write
sequence to the end of the EEPROM internal ERASE/PROGRAM cycle. During the WRITE
cycle, the EEPROM bus interface circuit is disabled, SDA remains HIGH due to pull-up resis-
tor, and the EEPROM does not respond to its slave address.
PDF: 09005aef82255aba/Source: 09005aef82255a83
HVF18C64_128_256x72G.fm - Rev. B 5/06 EN
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TeilenummerBeschreibungHersteller
MT18HVF128721GB DDR2 VLP Registered DIMMMicron
Micron
MT18HVF12872P1GB DDR2 VLP Registered DIMMMicron
Micron

TeilenummerBeschreibungHersteller
CD40175BC

Hex D-Type Flip-Flop / Quad D-Type Flip-Flop.

Fairchild Semiconductor
Fairchild Semiconductor
KTD1146

EPITAXIAL PLANAR NPN TRANSISTOR.

KEC
KEC


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